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一種MCU時鐘系統的設計
摘要：介紹了一個基于ＭＣＵ內核的時鐘系統的設計，給出了其電路結構并詳細地分析了系統的工作原理。該系統能生成兩相不重疊時鐘，利用靜態鎖存器保存動態信息，提供三種電源管理方式以適應低功耗應用。在上華（ＣＳＭＣ）０．６μｍ工藝庫下，利用Ｃａｄｅｎｃｅ ＥＤＡ工具對電路進行了仿真，仿真結果驗證了設計的準確性。時鐘系統是微控制器（ＭＣＵ）的一個重要部分，它產生的時鐘信號要貫穿整個芯片。時鐘系統設計得好壞關系到芯片能否正常工作。
在工作頻率較低的情況下，時鐘系統可以通過綜合產生，即用Ｖｅｒｉｌｏｇ／ＶＨＤＬ語言描述電路，并用ＥＤＡ工具進行綜合。然而，用工具綜合存在電路性能低、優化率不高的問題，不適合應用在各種高性能微處理器芯片上。而采用人工設計邏輯并手工輸入電路圖甚至物理版圖的方式，能使設計的電路靈活，性能更好。基于這些考慮，設計了一個ＭＣＵ時鐘系統。
１ 基本時鐘輸入的選擇
ＣＰＵ核分微處理器（ＭＰＵ）和微控制器（ＭＣＵ），兩者的基本時鐘一般都以單頻方波的形式提供。時鐘有三種產生方式：
（１）用晶體振蕩器產生精確而穩定的時鐘信號；
（２）用壓控振蕩器產生可調頻率范圍較寬的時鐘信號；
（３）結合以上兩種技術，用壓控振蕩器生成時鐘信號。
基本時鐘信號的產生可以有芯片外和芯片內兩種方法。但是時鐘信號必須是穩定的信號，對于穩定度要求特別高的場合（如ＭＰＵ和ＭＣＵ），采用芯片外提供是必不可少的。故本設計采用外接晶振的方法。
２ 兩相時鐘方案
時鐘技術是決定和影響電路功耗的主要因素，時鐘偏差是引起電路競爭冒險的主要原因。為了消除競爭、提高頻率、降低功耗，在基本時鐘方案方面，ＭＰＵ和ＭＣＵ一般有三種選擇：單相時鐘、多相時鐘和沿觸發方案。在當前的設計中，沿觸發方案由于在數據傳遞方面有一定困難已很少被使用。單相時鐘方案因為在時序和傳輸上比較簡單可靠，在所有的方案中使用的晶體管也是最少，所以被一些高性能芯片使用，如ＤＥＣ公司?現被ＨＰ公司并購?的Ａｌｐｈａ２１６６４微處理器。但是，對ＣＭＯＳ電路來說，采用單相時鐘就無法使用動態電路，而且因組合邏輯塊中邏輯元件的速度高低都受到限制而呈現困難。
圖１是一個單相有限狀態機，圓圈內為組合邏輯塊ＣＬ。
設ＴＬ＋ＴＨ＝ＴＰ，其中ＴＰ為時鐘周期，ＴＨ和ＴＬ分別為時鐘高電平和低電平時間。如果要使時鐘定時與數據無關，則最長的傳播延遲必須小于ＴＰ，信號（甚至可能是由于內部競爭冒險產生的尖峰所造成的假信號）到達ＣＬ輸出端可能取的最短時間必須大于ＴＨ。令τＣＬ代表ＣＬ延遲范圍，則：
ＴＨ ＜ τＣＬ ＜ ＴＰ （１）
（１）式表明，信號通過ＣＬ的每一個延遲都必須介于ＴＨ和ＴＰ之間。正是這種雙邊約束特性使單相時鐘難以實現。對于多相時鐘，則可以消除這種雙邊約束，而使其轉化為單邊約束。圖２（ａ）所示為采用兩相非重疊時鐘Φ１和Φ２（Φ１×Φ２＝０），對應時鐘波形示于圖２（ｂ），Ｔ１和Ｔ３分別是Φ１和Φ２為高電平時的時間，Ｔ２是Φ１到Φ２之間電平為低的時間，Ｔ４則是Φ２到Φ１之間電平為低的時間。當Φ２電平變高時信號開始通過ＣＬ傳輸，并且必須在Φ１電平變低之前結束。于是得：
τＣＬ＜Ｔ１＋Ｔ３＋Ｔ４ 或 τＣＬ＜Ｔｐ－Ｔ２ （２）
其中，Ｔｐ＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４
圖4 二分頻電路及時鐘驅動器
這樣就可把雙邊約束（１）式簡化為單邊約束（２）式了。無論是有效信號或是無效信號，都可以以任意快的速度通過ＣＬ而不會造成競爭。
當然，相數過多又會使設計復雜度提高，因此這里選擇了兩相不重疊時鐘。
３ 時鐘系統邏輯電路設計
３．１ 兩相不重疊時鐘產生的方法
兩相不重疊時鐘產生電路如圖３所示。ｃｌｋ為外部晶振產生的送入ＭＣＵ的單相時鐘，Ｉ１是ＭＣＵ內部產生的保護信號，正常工作時Ｉ１為低電平，發生故障時?如由于噪聲干擾導致ＰＳＥＮ和ＲＤ、ＷＲ同時有效的錯誤發生時?Ｉ１變成高電平而關閉時鐘；當系統復位時，會使得圖３中Ｉ１為低電平，恢復ｃｌｋ的輸入。由于正常情況下ＰＤ為低電平，所以ｃｌｋ等同于經過三個非門變成圖中的單相輸入信號，加到用“或非”門交叉而構成的Ｒ－Ｓ觸發器，單相時鐘從左邊加到一個“或非”門上，反相后加到另一個“或非”門上，這樣得到的ＣＫ１和ＣＫ２
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