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擴(kuò)頻系統(tǒng)中卷積編碼的Verilog設(shè)計與仿真
全部作者： 王瑩 第1作者單位： 北京郵電大學(xué) 電信工程學(xué)院 數(shù)字通信與寬帶信息網(wǎng)絡(luò)實驗室 論文摘要： 為了改善數(shù)字通信系統(tǒng)的傳輸質(zhì)量，提高數(shù)字通信系統(tǒng)傳輸?shù)目煽啃砸肓诵诺谰幋a，由于卷積編碼的優(yōu)良性能使其在通信系統(tǒng)中得到廣泛地應(yīng)用。通過硬件描述語言Verilog HDL可以在QuartusII上建立卷積編碼的仿真模型。 關(guān)鍵詞： 卷積編碼，仿真，Verilog HDL，QuartusII (瀏覽全文) 發(fā)表日期： 2008年03月17日 同行評議：
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綜合評價： （暫時沒有） 修改稿：【擴(kuò)頻系統(tǒng)中卷積編碼的Verilog設(shè)計與仿真】相關(guān)文章：
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